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Messerli Etienne

Messerli Etienne

Professeur HES associé

Compétences principales

Digital system design

Processor system (CPU, SoC)

Embedded Systems

robot autonome

High Performance Computing

FPGA

VHDL

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  • Enseignement

  • Recherche

  • Conférences

Contrat principal

Professeur HES associé

Téléphone: +41 24 557 63 02

Bureau: A09a

Haute école d'Ingénierie et de Gestion du Canton de Vaud
Route de Cheseaux 1, 1400 Yverdon-les-Bains, CH
HEIG-VD
Institut
ReDS - Institut Reconfigurable & Embedded Digital Systems
BSc HES-SO en Génie électrique - Haute école d'Ingénierie et de Gestion du Canton de Vaud
  • Conception de systèmes numériques
  • FPGA - VHDL
BSc en Informatique et systèmes de communication - Haute école d'Ingénierie et de Gestion du Canton de Vaud
  • Conception de systèmes numériques
  • Architecture des systèmes à processeurs
  • FPGA - VHDL - SoFPGA
  • FPGA-VHDL-Design of Soc on FPGA

En cours

VNA4CT-43112.1

Rôle: Co-requérant(s)

Requérant(e)s: Patrick Favre, HEIG-VD, iAi

Financement: Innosuisse

Description du projet :

Conception d'un anaylseur vectoriel ayant une grande plage de fréquence (détails confidentiel)

L'équipe du REDS est chargé de la réalisation de plusieurs cartes, avec la partie schématique et routage. Il s'agit de cartes complexes car nous devons gérer des signaux analogiques allant de basse fréquence à haute fréquence. Pour une partie des sinaux, nous utilisons des paires différentiels. Nous développons le design de la FPGA qui gére les acquisitions et les traitements de base des signaux. Le convertisseur AD dispose d'une interface JESD204B avec des liens série à 3,2 Gigabits/sec pour laquelle nous utilisons l'IP JESD204b développée dans le cadre d'un projet interne. Il s'agit d'une implémentation partique de celle-ci.

Equipe de recherche au sein de la HES-SO: Messerli Etienne , Petraglio Enrico , Graf Yoan , Fournier Loïc

Partenaires académiques: Patrick Favre, HEIG-VD, iAi

Durée du projet: 01.03.2021 - 31.10.2024

Montant global du projet: 520'000 CHF

Statut: En cours

Terminés

IP JESD fiable et performant
AGP

Rôle: Requérant(e) principal(e)

Financement: Socle HEIG-VD Ra&D

Description du projet : L'objectif du projet EASY-PHI était celui de concevoir une plateforme d'instrumentation scientifique ouverte (open source), modulaire, générique et collaborative. Dans le cadre de ce projet, l'institut à réaliser l'assemblage du rack avec un module de contrôle. D'autre part, l'institut a réalisé une carte de base avec le microcontrôleur répondant aux spécifications du standard EASY-PHI et communiquant avec le module de contrôle ainsi qu'une carte mezzanine pour ce setup hardware comprenant une FPGA et des I/Os simple. La principale contribution de l'institut a été la conception et réalisation d'une carte de traitement à haute performance disposant d'un SoC-FPGA et de convertisseurs AD et DA à haute fréquence. Pour communiquer avec ce type de convertisseurs un IP JESD open source a été réalisé par le team REDS. Une première version fonctionnelle de l'IP JESD a été testée en RX sur le convertisseur AD de la carte ARIA 10 du projet EASY-PHI et son intégration est aussi prévu dans d'autres projets actuellement en cours de développement. Bien que fonctionnel, à ce jour, cet IP n'a pas encore été testé dans des situations exigeantes (i.e. avec plusieurs convertisseurs) et surtout il lui manque encore des fonctionnalités avancées. En outre la partie TX de l'IP a été réalisée de façon simplifiée pour cette première implémentation.

Equipe de recherche au sein de la HES-SO: Brunet Yorick , Petraglio Enrico , Messerli Etienne , Brunner Nicolas , Rigamonti Roberto , Péclard Jean-Rémi , Chacun Guillaume , Rieder Thomas , Akeddar Mehdi

Partenaires académiques: ReDS; Messerli Etienne, ReDS

Durée du projet: 04.11.2022 - 31.12.2024

Montant global du projet: 22'000 CHF

Statut: Terminé

Self-testing Quantum Random Number Generator, projet BRIDGE

Rôle: Co-requérant(s)

Requérant(e)s: Zbinden Hugo, Université de Genève, GAP-Optique

Financement: BRIDGE

Description du projet :

Ce projet a été déposé lors du 1er call du programme spécifique BRIDGE Dicovery.

Le consortium du projet

La génération de nombres aléatoires joue un rôle crucial dans de nombreuses applications scientifiques et technologiques, en particulier pour la simulation et la cryptographie. Il est d'une importance fondamentale que les nombres générés soient vraiment aléatoires, car toute déviation peut compromettre la sécurité. Notamment, les violations récentes des protocoles cryptographiques ont exploité les faiblesses de la génération de nombres aléatoires. Dans ce contexte, les procédés exploitant le caractère aléatoire inhérent de la physique quantique ont été largement étudiés. Les dispositifs de génération de nombres aléatoires quantiques (QRNG) sont maintenant disponibles dans le commerce, ce qui représente sans doute l'un des développements les plus réussis des technologies quantiques à ce jour.

Malgré ce succès, des développements récents ont mis en évidence une faiblesse générale et une limitation des dispositifs QRNG standards (y compris tous les dispositifs commerciaux). Spécifiquement, ces dispositifs ne permettent pas de fournir une estimation précise de l'entropie (c'est-à-dire de quantifier le caractère aléatoire des informations générées avec le processus quantique). Cela a été reconnu comme un problème crucial pour les QRNG, car une mauvaise estimation de l'entropie peut ouvrir des brèches de sécurité. En pratique, il est généralement difficile d'estimer avec précision l'entropie, puisque la mise en œuvre de tout dispositif QRNG est sujette à des imperfections techniques inévitables qui conduisent à un bruit. Comment différencier ce bruit du véritable caractère aléatoire quantique? Plus important encore, les performances d'un périphérique QRNG peuvent se dégrader avec le temps. Si l'appareil ne fonctionne pas correctement (ou même s'il casse), il peut produire des informations aléatoires de mauvaise qualité (ou même sans hasard) et ceci sans que l'utilisateur en soit conscient.

Récemment, nous avons proposé une solution prometteuse pour résoudre les problèmes ci-dessus, en développant un système QRNG «auto-testé». Ici, l'utilisateur peut faire fonctionner le dispositif QRNG tout en le testant simultanément, et ainsi certifier la génération continue de nombres vraiment aléatoires. Spécifiquement, le générateur peut quantifier la quantité d'entropie quantique générée par le système en temps réel et séparer sans ambiguïté le bruit technique. Ce procédé combine une forte sécurité et une facilité de mise en œuvre, comme nous l'avons démontré dans une expérience de démonstration du principe, en obtenant des taux de génération aléatoires comparables aux QRNG commerciaux (~ 10 MHz). L'objectif principal du présent projet est de développer un démonstrateur pour QRNG auto-testé. Celui-ci devra être compact, simple à utiliser et atteindre des débits élevés. Surtout, il devrait comprendre uniquement des composants optiques et électroniques standard, afin d'assurer un faible coût. À son tour, ce démonstrateur nous placera dans une position idéale pour approcher des partenaires industriels, et ainsi potentiellement lancer le développement commercial de QRNG auto-testé. Sur le plan scientifique le projet comblera le fossé entre les algorithmes de traitement de l'information quantique, qui sont abstraits et indépendants du dispositif, et la technologie quantique commerciale.

Equipe de recherche au sein de la HES-SO: Messerli Etienne

Partenaires académiques: Zbinden Hugo, Université de Genève, GAP-Optique; Brunner Nicolas, Université de Genève, Department of Applied Physics

Durée du projet: 01.10.2018 - 30.09.2021

Montant global du projet: 798'500 CHF

Statut: Terminé

EASY'PHI: Plate'forme d'instrumentation scientifique "open'hardware".
AGP

Rôle: Requérant(e) principal(e)

Financement: Interreg fédéral; Canton de Vaud; HEIG-VD

Description du projet : Le projet EASY'PHI a pour but de fournir une plate'forme d'instrumentation scientifique "open'hardware". L'objectif est de concevoir une plateforme d'instrumentation scientifique ouverte, modulaire, générique et collaborative. Un premier prototype a été développé à l'Université de Genève (équipe du GAP ' http://www.easy'phi.ch/) pour des applications d'optique quantique. La plate'forme est composée d'un châssis mécanique intégrant des cartes électroniques, chacune de ces cartes ayant une fonction définie (par exemple l'acquisition de données rapides). L'objectif de ce projet est d'étendre les cas d'utilisations à d'autres domaines scientifiques, procéder à son industrialisation et développer des produits associés. Dans ce projet chacun des partenaires sera contributeur en terme de savoir'faire (par exemple la conception de carte électronique, la simulation thermique ou mécanique), cas d'utilisation et client de cette plate'forme (un cas d'étude par partenaire est défini). Les travaux de définition des caractéristiques et spécificités de la plate'forme seront réalisés en commun par tous les partenaires du consortium.

Equipe de recherche au sein de la HES-SO: Guinchard Claude , Maillard Steve , Messerli Etienne , Convers Anthony , Vaussard Florian , Masle Sébastien , Auberson Olivier , Matthey Gaëtan

Partenaires académiques: ReDS

Durée du projet: 01.03.2016 - 28.02.2019

Montant global du projet: 224'106 CHF

Statut: Terminé

Design d'une liaison Ethernet sur fibre optique 10Giga
AGP

Rôle: Requérant(e) principal(e)

Financement: HES-SO Rectorat; Socle Ra&D; hepia inIT

Description du projet : L'objectif du projet est de fournir un ensemble de méthodologies, de règles et un design pour la mise en 'uvre de liaisons série à haut débit à 10 Gigabits/sec de façon fiable et efficace. Le but est d'investiguer les différentes étapes de mise en 'uvre d'un lien Ethernet 10Giga, soit: - carte électronique (PCB): règles de routage du PCB, maîtrise des impédances, stack-up, simulation. - transceiver des FPGAs: configuration et réglage, mesure qualité signal, outils EDA. - protocole Ethernet: générateur/analyseur, PCS 10Giga, BER, domaine d'horloge, vérification. Les résultats du projet comprendront un design Ethernet pour 2 technologies de FPGA, un ensemble de règles et de méthodologies, des designs de configuration des transceiver et des tutoriaux sur l'utilisation des outils EDA pour la conception, la réalisation et la validation de lien à 10Giga à l'ensemble des membres de la HES-SO et des PMEs. Le projet permettra la mise en 'uvre d'un générateur de trafic Ethernet 10Giga sur 10 liaisons en parallèle pour tester et valider un système de transmission sécurisée à 100Gigabits/sec.

Equipe de recherche au sein de la HES-SO: Coeudevez Pascal , Petraglio Enrico , Messerli Etienne , Gantel Laurent , Donzelot Christophe , Vannel Fabien , Auberson Olivier , Dolivo Yann

Partenaires académiques: ReDS; IICT

Durée du projet: 01.03.2013 - 30.06.2014

Montant global du projet: 164'100 CHF

Statut: Terminé

QCRYPT

Rôle: Co-requérant(s)

Financement: Nano-Tera

Description du projet :

QCRYPT: Secure High-Speed Communication based on Quantum Key Distribution

Le projet QCRYPT est réalisé dans le cadre du programme NanoTera. Cette initiative suisse pour les sciences de l’ingénieur vise à placer notre pays à la pointe d’une nouvelle révolution technologique. Elle fait appel à l’ingénierie et à la technologie de l’information afin d’améliorer la santé, la sécurité et l’environnement pour le bien-être humain.

A l'heure actuelle, une quantité extrêmement importante de données est échangée sur les réseaux informatiques. La cryptographie permet de réaliser ces échanges de manière sécurisée, sans qu'un tiers ne puisse mettre la main sur des données sensibles. Le concept est composé de deux parties: l'échange de clés et le cryptage à l'aide de cette clé. Les systèmes actuels utilisent une clé réputée sûre mais qui pourrait souffrir de quelques faiblesses, notamment si l'ordinateur quantique venait à faire son apparition. Une réponse à cette faille est donnée par l'usage unique de la clé de cryptage. Bien que fournissant un cryptage totalement sûr, cette technique nécessite d'échanger une clé pour chaque communication, ce qui n'est pas possible à l'heure actuelle. En effet, la cryptographie quantique permet un échange de clé sûr, mais le débit ainsi atteint est nettement trop faible.

Ce projet vise donc à une très nette amélioration de la technologie actuelle. Premièrement, l'échange de clé basé sur les propriétés quantiques sera amélioré afin d'atteindre un débit de 1Mbps, très supérieur à ce qui est proposé actuellement. Deuxièmement, le cryptage sera également amélioré, et couplé à cet échange de clé. Les débits d'échange d'information cryptée devraient, durant ce projet, passer à 100 Gb/s, alors qu'ils sont actuellement de l'ordre de quelques Gb/s. De plus, la transmission de données passera par les réseaux de fibre optique standards utilisés par les opérateurs de télécommunications, rendant possible leur déploiement à grande échelle.

Les retombées de ce projet, qui durera 3 ans, seront importantes pour plusieurs secteurs et devraient pouvoir être exploitable de manière fiable. Les banques sont clairement intéressées par cette technologie, afin d'échanger de l'information sensible avec une sécurité largement supérieure à celle actuellement disponible. Les états sont également des utilisateurs potentiels, afin d'éviter que des informations sensibles ne tombent en des mains peu aimables. Enfin, à titre d'exemple, l'état de Genève a déjà utilisé un réseau de ce type dans le cadre des opérations de vote électronique, montrant un réel intérêt pour la cryptographie quantique.

Le consortium du projet est constitué par quatre équipes, soit le GAP de l’UniGe, l’IIS de l'ETHZ, trois instituts de la HES-SO (IICT, INIT, REDS) et un partenaire industriel IdQuantique SA. Le budget du projet est d'un peu plus de 4 millions de francs répartis sur trois années (2010-2013), dont 870kF seront reçus par la HES-SO (3/4 pour la HEIG-VD et un quart pour l'Hepia).

Equipe de recherche au sein de la HES-SO: Messerli Etienne , Auberson Olivier

Partenaires académiques: Fabien Vannel, hepia

Durée du projet: 01.03.2010 - 31.10.2013

Montant global du projet: 870'000 CHF

Url du site du projet: http://www.nanotera.ch/projects/217.php

Statut: Terminé

Conception de l'Architecture d'un Banc de mesure CO-design
AGP

Rôle: Requérant(e) principal(e)

Financement: HES-SO Rectorat; VD - Ra&D; VD - Ra&D

Description du projet : Les problèmes posés à l'industrie en matière de traitement de l'information sont de plus en plus élaborés. Ils nécessitent une forte puissance de calcul. La solution est d'utiliser des unités de traitement spécialisées. En distribuant le travail à plusieurs unités, nous pouvons gagner en performance. Cependant les données sont véhiculées par un seul bus de communication. C'est l'architecture des systèmes traditionnels. Cela crée un goulot d'étranglement critique qui impose une barrière au gain en performance. Pour s'affranchir de ce problème, nous nous proposons de réaliser un banc de mesure avec une architecture permettant de distribuer les données sur plusieurs bus. Le projet proposé a pour objectif de développer un système capable de traiter efficacement des données plus larges que celles manipulées par une architecture conventionnelle. Elle doit aussi permettre un fonctionnement parallèle entre le processeur et l'unité spécialisée. La conception de cette carte, offrirait une cible appropriée pour le projet STROC ainsi que pour le projet HSCC élaboré par la SUPSI (Scuala Universitaria Professionale della Svizzera Italiana) avec laquelle nous désirons collaborer afin de faire fructifier nos intérêts communs.

Equipe de recherche au sein de la HES-SO: Messerli Etienne , Miceli Jean-Pierre , Graf Yoan , Corbaz Alexandre

Durée du projet: 01.03.2005 - 30.06.2007

Montant global du projet: 90'000 CHF

Statut: Terminé

Système de traitement rapide pour opérations cryptographiques
AGP

Rôle: Requérant(e) principal(e)

Financement: HES-SO Rectorat; VD - Ra&D; VD - Ra&D

Description du projet : Le projet consiste à déterminer la répartition matériel/logiciel optimale pour des algorithmes cryptographiques. Nous débuterons par une étude des algorithmes cryptographiques utilisés par le protocole IPsec. Une liaison s'effectue en trois phases (identification, échange de clés, transfert des données). Nous mettrons la priorité sur la partie transfert de données (utilise le plus de ressource) en étudiant, a priori, l'algorithme AES-Rijndael.Nous allons ensuite étudier les algorithmes choisis afin de déterminer les fonctions de base impliquées. Nous rechercherons la solution optimale pour les calculer. Nous effectuerons des analyses et des mesures de performance afin de déterminer la meilleure répartition entre la forme matérielle ou la forme logicielle (co-design). Les résultats seront utilisés pour concevoir un système de traitement qui servira de banc de test pour des mesures pratiques. Ce système devra répondre aux critères de répartition hard/soft déterminés précédemment.

Equipe de recherche au sein de la HES-SO: Messerli Etienne

Durée du projet: 02.02.2004 - 30.06.2006

Montant global du projet: 147'900 CHF

Statut: Terminé

2014

REPTAR :
Conférence ArODES
a universal platform for codesign applications

Alberto Dassatti, Olivier Auberson, Romain Bornet, Etienne Messerli, Jérôme Stadelmann, Yann Thoma

Proceedings of 2014 6th European Embedded Design in Education and Research Conference (EDERC), 11-12 September 2014, Milano, Italy

Lien vers la conférence

Résumé:

Embedded systems are shaping a new world. There is no sector immune to their adoption and the effects in the long term are unpredictable and fascinating. Embedded systems are designed by embedded system engineers. What technical education and what kind of practical skills these new engineers will need? This is a complex and unanswered question. In this paper we describe our proposal to equip engineering students with knowledge and experience: REPTAR. REPTAR (Reconfigurable Embedded Platform for Training And Research) is a feature rich complex embedded system designed for giving the opportunity to tomorrow's engineers of having hands-on experience on modern technologies and learning by doing. As a side effect REPTAR revealed itself as an invaluable tool for rapid prototyping and research explorations.

2012

Math2Mat :
Conférence ArODES
from Octave/Matlab to VHDL

Yann Thoma, Etienne Messerli, Michel Starkier, Daniel Molla, Sébastien Masle, Christophe Bianchi, Oliver Gubler, Claude Magliocco, Philippe Crausaz, Samuel Tâche, Denis Prêtre, Gregory Trolliet

Proceedings of 2012 NASA/ESA Conference on Adaptive Hardware and Systems (AHS), 25-28 June 2012, Erlangen, Germany

Lien vers la conférence

Résumé:

Math2Mat aims at automatically generating a VHDL description of a mathematical description written in Octave/Matlab. The generation creates a synthesizable RTL description using floating point operators (32 or 64 bits) combined in a fully pipelined way. Emphasis is put on the throughput attainable by the design, especially in the ”for loop” implementation. The software also offers a graphical user interface, letting the developer manage the different parameters before generation. Verification can also be launched from the software, a SystemVerilog testbench being automatically generated.

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